PCB布線應遵循的基本規則

一、控制走線方向

輸入和輸出端的導線應盡量避免相鄰平行。在 PCB 布線時，相鄰層的走線方向成正交結構，避免將不同的信號線在相鄰層走成同一方向，以減少不必要的層間竄擾。當 PCB 布線受到結構限制（如某些背板）難以避免出現平行布線時，特別是在信號速率較高時，應考慮用地平面隔離各布線層，用地線隔離各信號線。相鄰層的走線方向示意圖如下圖。

二、檢查走線的開環和閉環

在PCB布線時，為了避免布線產生的“天線效應”，減少不必要的干擾輻射和接收，一般不允許出現一端浮空的布線形式，否則可能帶來不可預知的結果。 

要防止信號線在不同層間形成自環。在多層板設計中容易發生此類問題，而自環將引起輻射干擾。

三、控制走線的長度

1. 使走線長度盡可能的短

在 PCB 布線時，應該使走線長度盡可能的短，以減少由走線長度帶來的干擾問題

2. 調整走線長度

數字電路系統對時序有嚴格的要求，為了滿足信號時序的要求，對PCB上的信號走線長度進行調整已經成為PCB設計工作的一部分。

走線長度的調整包括以下兩個方面的要求。

• a. 要求走線長度保持一致，保證信號同步到達若干個接收器。有時在PCB上的一組信號線之間存在著相關性，如總線，就需要對其長度進行校正，因為需要信號在接收端同步。調整方法就是找出其中最長的那根走線，然后將其他走線調整到等長。
• b. 控制兩個器件之間的走線延遲為某一個特定值，如控制器件A、B之間的導線延遲為1ns，而這樣的要求往往由電路設計者提出，但由PCB工程師去實現。需要注意的是，在PCB上的信號傳播速度是與PCB的材料、走線的結構、走線的寬度、過孔等因素相關的。通過信號傳播速度，可以計算出所要求的走線延遲對應的走線長度。

走線長度的調整常采用的是蛇形線的方式。

四、控制走線分支的長度

在PCB布線時，盡量控制走線分支的長度，使分支的長度盡量短，另外一般要求走線延時t_delay≤t_rise/20，其中t_rise是數字信號的上升時間。走線分支長度控制示意圖

五、拐角設計

在PCB布線時,走線拐彎是不可避免的,當走線出現直角拐角時,在拐角處會產生額外的寄生電容和寄生電感?走線拐彎的拐角應避免設計成銳角和直角形式,以免產生不必要的輻射,同時銳角和直角形式的工藝性能也不好?要求所有線與線的夾角應大于等于135°?在走線確實需要直角拐角的情況下,可以采取兩種改進方法:一種是將90°拐角變成兩個45°拐角;另一種是采用圓角?圓角方式是最好的,45°拐角可以用到10GHz頻率上?對于45°拐角走線,拐角長度最好滿足L≥3W?

六、差分對走線

為了避免不理想返回路徑的影響，可以采用差分對走線。為了獲得較好的信號完整性，可以選用差分對走線來實現高速信號傳輸。前面介紹的LVDS電平的傳輸采用的就是差分傳輸線的方式。

1. 差分信號傳輸優點:

• a. 輸出驅動總的di/dt會大幅降低，從而減小了軌道塌陷和潛在的電磁干擾。
• b. 與單端放大器相比，接收器中的差分放大器有更高的增益。
• c. 差分信號在一對緊耦合差分對中傳輸時，在返回路徑中對付串擾和突變的魯棒性更好。
• d. 因為每個信號都有自己的返回路徑，所以差分信號通過接插件或封裝時，不易受到開關噪聲的干擾。

2. 差分信號的缺點:

• a. 如果不對差分信號進行恰當的平衡或濾波，或者存在任何共模信號，就可能會產生EMI問題。
• b. 與單端信號相比，傳輸差分信號需要雙倍的信號線。

PCB上的差分對走線如下圖

3. 設計差分對走線時，要遵循以下原則。

• a. 保持差分對的兩信號走線之間的距離S在整個走線上為常數。
• b. 確保D＞2S，以最小化兩個差分對信號之間的串擾。
• c. 使差分對的兩信號走線之間的距離S滿足S=3H，以便使元件的反射阻抗最小化。
• d. 將兩差分信號線的長度保持相等，以消除信號的相位差。
• e. 避免在差分對上使用多個過孔，因為過孔會產生阻抗不匹配和電感。

七、控制PCB導線的阻抗和走線終端匹配

在高速數字電路PCB和射頻電路PCB中，對PCB導線的阻抗是有要求的，需要控制PCB導線的阻抗。在PCB布線時，同一網絡的線寬應保持一致。由于線寬的變化會造成線路特性阻抗的不均勻，對高速數字電路傳輸的信號會產生反射，故在設計中應該盡量避免出現這種情況。在某些條件下，如接插件引出線、BGA封裝的引出線等類似的結構時，如果無法避免線寬的變化，應該盡量控制和減少中間不一致部分的有效長度。

在高速數字電路中，當PCB布線的延遲時間大于信號上升時間（或下降時間）的1/4時，該布線即可以看成傳輸線。為了保證信號的輸入和輸出阻抗與傳輸線的阻抗正確匹配，可以采用多種形式的終端匹配方法，所選擇的匹配方法與網絡的連接方式和布線的拓撲結構有關。

八、設計接地保護走線

在模擬電路的PCB設計中，保護走線被廣泛地使用，例如，在一個沒有完整的地平面的兩層板中，如果在一個敏感的音頻輸入電路的走線兩邊并行走一對接地的走線，串擾可以減少一個數量級。

在數字電路中，可以采用一個完整的接地平面取代接地保護走線，接地保護走線在很多地方比完整的接地平面更有優勢。

根據經驗，在兩條微帶線之間插入兩端接地的第三條線，兩條微帶之間的耦合則會減半。如果第三條線通過很多通孔連接到接地平面，則它們的耦合將進一步減小。如果有不止一個地平面層，則要在每條保護走線的兩端接地，而不要在中間接地。

注意：在數字電路中，如果兩條走線之間的距離（間距）足夠并允許引入一條保護走線，那么兩條走線相互之間的耦合通常已經很低了，也就沒有必要設置一條接地保護走線了。

九、防止走線諧振

在PCB布線時，布線長度不得與其波長成整數倍關系，以免產生諧振現象。

十、布線的一些工藝要求

1．布線范圍

布線范圍尺寸要求如表，包括內外層線路及銅箔到板邊、非金屬化孔壁的尺寸。

2． 布線的線寬和線距

在組裝密度許可的情況下，應盡量選用較低密度布線設計，以提高無缺陷和可靠性的制造能力。目前一般廠家加工能力為：最小線寬為0.127mm（5mil），最小線距為0.127mm（5mil）。常用的布線密度設計參考如表。

3． 導線與片式元器件焊盤的連接

連接導線與片式元器件時，原則上可以在任意點連接。但對采用再流焊進行焊接的片式元器件，最好按以下原則設計。

a. 對于采用兩個焊盤安裝的元器件，如電阻、電容，與其焊盤連接的印制導線最好從焊盤中心位置對稱引出，且與焊盤連接的印制導線必須具有一樣寬度。對線寬小于0.3mm（12mil）的引出線可以不考慮此條規定。

b. 與較寬印制線連接的焊盤，中間最好通過一段窄的印制導線過渡，這一段窄的印制導線通常被稱為“隔熱路徑”，否則，對于2125（英制即0805）及其以下片式類SMD，焊接時極易出現“立片”缺陷。具體要求如圖。

4. 導線與SOIC,PLCC,QFP,SOT等器件的焊盤連接

連接線路與SOIC,PLCC,QFP,SOT等器件的焊盤時，一般建議將導線從焊盤兩端引出，如圖。

5. 線寬與電流的關系

當信號平均電流比較大時，需要考慮線寬與電流的關系，具體參數可以參考下表。在PCB設計加工中常用oz（盎司）作為銅箔的厚度單位。1oz銅厚定義為一平方英寸面積內銅箔的重量為一盎，對應的物理厚度為35μm。當銅箔作為導線并通過較大電流時，銅箔寬度與載流量的關系應參考表中的數據降額50%去使用。

PCB布線時應考慮的因素

一、焊盤大小

焊盤中心孔要比元件引線直徑稍大一些。焊盤太大易形成虛焊。焊盤外徑D一般不小于（d+1.2mm），其中d為引線孔徑。對高密度的數字電路，焊盤最小直徑可取（d+1.0mm）。

二、印刷電路板電路的抗干擾措施

1. 電源線設計

盡量加粗電源線寬度，減少環路電阻。同時，使電源線、地線的走向和數據傳遞的方向一致，這樣有助于增強抗噪聲能力。

2. 地線設計

數字地與模擬地分開。低頻電路的地應盡量采用單點并聯接地，實際布線有困難時可部分串聯后再并聯接地。高頻電路宜采用多點串聯接地，地線應短而粗，高頻元件周圍盡量用柵格狀的大面積銅箔。

接地線應盡量加粗。若接地線用很細的線條，則接地電位隨電流的變化而變化，使抗噪聲性能降低。因此應將接地線加粗，使它能通過三倍于印制板上的允許電流。如有可能，接地線應在2～3mm以上。

只由數字電路組成的印制板，其接地電路構成閉環能提高抗噪聲能力。

三、去耦電容配置

1. 電源輸入端跨接10～100μF的電解電容器。如有可能，接100μF以上的更好。
2. 原則上每個集成電路芯片都應布置一個0.01pF的瓷片電容，如遇印制板空隙不夠，可每4～8個芯片布置一個1～10pF的鉭電容。
3. 對于抗噪能力弱、關斷時電源變化大的元件，如RAM、ROM存儲元件，應在芯片的電源線和地線之間接入去耦電容。
4. 電容引線不能太長，尤其是高頻旁路電容不能有引線。
5. 在印制板中如有接觸器、繼電器、按鈕等元件，操作它們時會產生較大火花放電，必須采用RC電路來吸收放電電流。一般R取1～2kΩ，C取2.2～47μF。
6. CMOS的輸入阻抗很高，且易受感應，因此在使用時對不使用的端口要接地或接正電源。

四、各元件之間的接線

1. 印刷電路中不允許有交叉電路，對于可能交叉的線條，可以用“鉆”、“繞”兩種辦法解決。
2. 同一級電路的接地點應盡量靠近，并且本級電路的電源濾波電容也應接在該級接地點上。
3. 總地線必須嚴格按“高頻—中頻—低頻”逐級按“弱電到強電”的順序排列原則，不可隨便翻來覆去亂接。
4. 在使用IC座的場合下，一定要特別注意IC座上定位槽放置的方位是否正確，并注意各個IC腳位置是否正確。

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